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[Pedersini] Esercizio Cache
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| Joy88 |
Ciao!
Ho alcuni dubbi sull'esercizio n° 5 dell'appello del 28 Set 2007.
Ve lo scrivo:
Si progetti e si disegni lo schema dettagliato (esplicitando le dimensioni di tutti i campi di una memoria cache 2 Associativa che serve un processore con bus dati di 8 bit e bus indirizzi di 20 bit. La capacità totale della cache sia di 16KB e la dimensione del blocco di 16 parole.
Io ho provato a svolgerlo così:
Capacità cache 16KB= 2^14 =2^7 * 2^7;
2^7 /1 = 64 word;
Ogni blocco è di 16 word quindi 64/16= 2^2 blocchi: Da qui so che i bit di indice sono 2.
Nel bus dati ci sono parole da 2^1 bit quindi il BO è di 1 bit.
Il blocco è di 2^4 parole quindi ho 4 bit di WO.
Il tag è uguale a 20-4-1-2= 13 bit.
Ora vi chiedo: l'esercizio è corretto?
E' così che deve essere fatto?! :?:?:?:?
Grazie a tutti!!!:-D
*Joy* |
| Marcoverga |
Ma se la cache è 2-associativa non dovrebbero esserci 2 blocchi?
Se in ogni blocco ci sono 16 word ci sono 32 word, quindi 6 bit per l'indice...
Quindi il tag è di 20 - 6 - 2(unused) = 12 bit...
A me è venuto così, ma non so quanto possa essere giusto... |
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